（原标题：三星1000层NAND细节曝光）
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起原：内容来自半导体行业不雅察（ID：icbank）编译自techradar，谢谢。
分娩首款 1000TB SSD 的竞赛依然初始，这已不是什么奥妙。在 2022 年的本领日上，三星公布了唯利是图的野心，到 2030 年，其首先进的 NAND 芯片将“堆叠卓绝 1,000 层”，这意味着 PB 级 SSD 届时可能问世。
昨年，该公司曾暗意可能大致更快地录用家具，但这似乎是科技行业的如意算盘。
也即是说，它明显正在全力推动昔日 NAND 芯片的开辟。这家韩国电子巨头最近晓示将很快初始量产其最新的 290 层第九代垂直 (V9) NAND 芯片，东谈主们浩繁预测接下来将推出令东谈主咋舌的 430 层第十代 (V10) NAND 芯片年。
因此，诚然咱们不太了解该公司分娩首款 PB SSD 的幕后情况，但网上依然出现了一些萍踪。
本年在檀香山举行的 VLSI 本领研讨会上，韩国科学本领院 (KAIST) 电气工程系博士生Giwuk Kim将主合手一场本矫捷议。他的筹议好奇景仰包括基于铪的 FE-NAND 存储器、FeRAM 和内存计较应用，这将是本次会议的要点，题为“In-depth Analysis of the Hafnia Ferroelectrics as a Key Enabler for Low Voltage & QLC 3D VNAND Beyond 1K Layer Experimental Demonstration and Modeling。”
该责任的纲领（剧透警报）由三星电子共同撰写，内容如下：“咱们通过实考评释了金属带中电荷拿获和铁电 (FE) 开关效应相互作用的澄清性能矫正。工程栅极中间层 (BE-G.IL)-FE 沟谈中间层 (Ch.IL)-Si (MIFIS) FeFET。具有 BE-G.IL (BE-MIFIS) 的 MIFIS 有助于最大化双重效应的“正响应”(Posi.FB.)，从而结束低责任电压 (VPGM/VERS：+17/-15 V)、宽范围存储窗口（MW：10.5 V）和 9 V 偏置电压下的侵扰可忽略不计。此外，咱们提议的模子考证了 BE-MIFIS FeFET 的性能增强归因于增强的 Posi。 FB。这项责任评释，hafnia FE 不错成为推广 3D VNAND 本领开辟的枢纽推动者，而该本领当前正接近停滞现象。”
当前还不明晰三星将在演示中演出什么脚色（淌若有的话），但该公司并不是独逐个家探索氧化铪铁电体后劲的公司。 Giwuk Kim 的演讲是题为“非易失性内存本领 - Hafnia Based Ferroelectrics-1”研讨会家长会议的一部分，该研讨会将由三星主要竞争敌手 SK 海力士材料开辟驾驭 Deoksin Kil 主合手。
3D NAND，1000层
据Xtech Nikkei报谈，Kioxia 首席本领官 (CTO) Hidefumi Miyajima 暗意，该公司野心到 2031 年批量分娩卓绝 1,000 层的 3D NAND 内存。在东京城市大学举行的第 71 届应用物理学会春季会议上的演讲中，Miyajima 筹议了在 3D NAND 器件中结束卓绝 1000 层的本领挑战和惩处决策。
加多 3D NAND 器件中的有源层数目是当前提高闪存记载密度的最好措施，因此通盘 3D NAND 制造商都勤恳每 1.5 到 2 年就推出新的工艺节点来结束这一方针。每个新节点都会带来一些挑战，因为 3D NAND 制造商必须加多层数并横向和纵向削弱 NAND 单元。这个过程条目制造商在每个新节点都接受新材料，这是一项首要的研发挑战。
图1：NAND 闪存公司正在竞相开辟通过高堆叠加多容量的本领。
2013年前后，NAND Flash的容量进步花式从微型化转向分层化。当前，各家公司都在竞相量产200层以上的3D NAND（图1）。微型化的甘休是由于器件操作的物理甘休和光刻成本的加多，但关于堆叠而言，“若何镌汰工艺成本已成为与光刻同样大的问题。”
蚀刻工艺对制酿成本的影响额外大。3D NAND 的多层薄膜形成后，通过等离子蚀刻产生浩繁孔（存储孔），从顶层相连底层。该工艺是通过在孔中千里积氧化膜、氮化膜等来制造多层存储单元。
内存孔的直径约为100纳米，深度为数微米，因此大致快速、均匀地钻出大深宽比孔的蚀刻本领至关病笃。每 300mm 晶圆上的存储孔数目达到数万亿个。
这种蚀刻工艺“大要需要一个小时。因为需要时辰，是以需要加多树立数目，使其成为（关于3D NAND）成本最高的工艺”。跟着堆叠层数的加多以及存储孔的深宽比的加多，蚀刻所需的时辰呈指数增长，从而加多了制酿成本。均匀加工难度的加多也往往是镌汰产量的一个身分。
因此，关于Kioxia的第8代家具，咱们莫得一次性构建218层，而是接受了分两步构建的措施。但又加多了新的贫瘠，比如需要将基层和表层的内存孔竣工对王人。
如今，Kioxia 最好的 3D NAND 器件是第八代 BiCS 3D NAND 存储器，具有 218 个有源层和 3.2 GT/s 接口（于 2023 年 3 月初次推出）。这一代引入了一种新颖的CBA（CMOS径直键合到阵列）架构，该架构触及使用最合适的工艺本领单独制造3D NAND单元阵列晶圆和I/O CMOS晶圆并将它们键合在沿路。其终局是家具具有增强的位密度和矫正的 NAND I/O 速率，这确保了内存可用于构建最好的 SSD。
与此同期，Kioxia 独特制造相助伙伴 Western Digital 尚未暴露 CBA 架构的具体细节，举例 I/O CMOS 晶圆是否包括额外的 NAND 外围电路（如页缓冲器（page buffers）、读出放大器和电荷泵）。通过诀别分娩存储单元和外围电路，制造商不错为每个组件诈欺最高效的工艺本领，跟着行业向串堆叠等措施发展，制造商将赢得更多上风，串堆叠笃定会用于 1,000 层 3D NAND。
值得肃穆的是，三星还预测将结束量产级1000层3D NAND。把柄2022年9月的报谈，该公司当前正在想象第 9 代和第 10 代 V-NAND 并进行原型想象，与当前的本领比较，层密度相宜加多。三星当前正在出货其第七代 176 层 V-NAND，并野心在本年年底前发布基于其第八代 230 层想象的 V-NAND 芯片。后者接受 512 Gb 芯片，密度将提高 42%。
但三星正着眼于密度的更大幅度跃升，并预测到 2030 年结束 1,000 层 V-NAND 想象。三星还延续悉力于于 QLC（四级单元）本领，但愿在提高存储位的同期提高性能密度。
3D-NAND 的层数有甘休吗？
回顾 2D NAND，它接受平面架构，浮动栅极 (FG) 和外围电路相互相邻。2007年，跟着2D NAND的尺寸达到极限，东芝提议了3D NAND结构。
三星于 2013 年首先向阛阓推出了所谓的“V-NAND”。
3D 想象引入了多晶硅和二氧化硅的轮换层，并将浮动栅极替换为电荷陷坑闪存 (CTF)。这些区别既有本领上的，也有经济上的。FG 将存储器存储在导电层中，而 CTF 将电荷“拿获”在介电层内。由于制酿成本镌汰，CTF 想象很快成为首选，但天然不是独一的。
IBM 筹议员 Roman Pletka 指出：“尽管通盘制造商都转向电荷陷坑单元架构，但我预测传统浮栅单元在昔日仍将证据不成冷落的作用，额外是关于容量或保留敏锐的用例。”
然而，Hynix 暗意，尽管接受了摩天大楼式堆叠的立异，但第一代 3D NAND 想象仍将外围电路保留在一侧。
最终，3D NAND 供应商将外围电路移至 CTF 下。用 SK Hynix 的术语来说，它现在是 Periphery Under Cell (PUC) 层。一方面，“4D NAND”比 CTF/PUC NAND 更短、更酷。另一方面，这最终是 3D NAND 的另一种变体，单元单元面积更小。针对较小占大地积的肖似想象有不同的商标称号，举例 Micron 的 CMOS under Array (CuA)。
好意思光科技在 2022 年 7 月下旬晓示推出 232 层 NAND，并已进入分娩，因此赢得了吹嘘的成本。把柄该公司的新闻稿，好意思光暗意，其 232 层 NAND 是存储立异的分水岭，亦然将 3D NAND 分娩推广到 200 层以上的才气的第一个评释。
好意思光还宣称 业界最快的 NAND I/O 速率为 2.4 Gbps，与上一代家具比较，每个芯片的写入带宽提高了 100%，读取带宽提高了 75% 以上。此外，232层NAND包含六平面TLC分娩NAND，好意思光暗意这是通盘TLC闪存中每个芯片最多的平面，况且每个平面都具有独处的读取才气。
业内分析东谈主士以为，这可能是这次公告中最令东谈主印象深远的部分。由于有六个平面，该芯片的弘扬就像是六个不同的芯片同样。
制造：上风与挑战
在早几年的 IEEE IEDM 论坛上，三星的 Kinam Kim 发表了主题演讲，他预测到 2030 年将出现 1,000 层闪存。这可能听起来令东谈主头晕，但这并不透顶是科幻演义。Imec 存储内存思色总监 Maarten Rosmeulen 暗意：“相对 NAND 闪存的历史趋势线而言，这一速率依然放缓。” “淌若你望望其他公司，比如好意思光或西部数据，他们在公开声明中提议的内容，你会发现他们的速率致使比这还要慢。不同制造商之间也存在一些互异——看起来他们正在延迟道路图，让它减速速率。咱们敬佩这是因为看守这个空间的运转需要额外高的投资。”
尽管如斯，竞争风险仍然豪阔高，这些投资是不成幸免的。“前进的主要花式，主要的乘数，是在堆栈中添加更多层，”Rosmeulen 说。“险些莫得空间进行 XY 收缩并削弱内存浮泛。这很难作念到。也许他们会在这里或那边挤压百分之几，将孔放得更近，孔之间的疏漏更少等等。但这并不是最大的收益所在。淌若你能延续堆叠更多的层，密度只不错当前的速率澄清提高。”
图 2：NAND 制造中的 3D 法子
除了通盘过程的中枢不成幸免的问题以外，进一步堆叠似乎是合理的。
“主要挑战在于蚀刻，因为你必须蚀刻具有额外崇高宽比的额外深的孔，”Rosmeulen 说。“淌若你望望上一代的 128 层，这大要是一个 6、7 或 8 微米深的孔，直径仅为 120 纳米驾驭，具有极高的纵横比，或者可能更高少许，但并非如斯许多。蚀刻本领取得了朝上，不错一次性蚀刻更深的孔，但速率不会更快。您无法提高蚀刻速率。因此，淌若工艺经由以千里积和蚀刻为主，况且这些工艺法子莫得提高成本终局，那么添加更多层就不再大致有用地镌汰成本。”
蚀刻也仅仅多个法子之一。“除了蚀刻以外，您还需要用额外薄的介电层潦倒均匀地填充这个孔，”Synopsys 的 Lin 说。“常常，由于晶圆的化学性质，千里积几纳米的层并拦阻易。在这里，他们必须一齐向下才能填满。有亚原子层千里积措施，但仍然具有挑战性。另一个庞杂的挑战是压力。淌若您构建了如斯多的层并资历一些蚀刻/千里积/清洁/热轮回，则可能会导致局部和全局应力。在局部，因为钻孔后，您需要在通盘堆栈上切出一条额外深的沟槽。它变成了一座额外高的摩天大楼，而且摇摇欲坠。淌若你初始进行一些清洗或其他过程，许多事情都可能发生，导致两座摩天大楼相互倒塌。那么你就失去了收益。通过将如斯多的材料相相互通并切割不同的图案，这可能会产生全局应力并导致晶圆翘曲，这将使其无法在晶圆厂中进行处理，因为晶圆必须是平坦的。
请记取，蚀刻是穿过不同材料层的。
Objective Analysis 的 Handy 暗意，三星的惩处决策是创建极薄的层。“这对通盘行业很有用，因为每个东谈主都使用险些调换的器具来创建这些东西。”
论断
2016年，内行指出，由于本领问题，3D NAND可能会在300层或接近300层时失去能源。这似乎已被今天的严慎乐不雅所取代。
“[SK Hynix 的 238 层之后]我预测昔日几年层数将以大致调换的速率加多，”IBM 的 Pletka 暗意。“然而，从本领角度来看，由于崇高宽比蚀刻工艺，加多层数靠近挑战，而且成本开销也靠近挑战，因为制造芯片的时辰跟着层数的加多而加多。这即是为什么咱们将看到新的缩放地点，通过制作更薄的层、横向缩放（举例更密集地抛弃垂直孔）以及使用更有用的布局（举例分享位线和逻辑缩放）（举例，使用分栅架构或存储更多每单元位数）。借助这些本领，预测 NAND 闪存的存储密度至少在昔日 5 到 10 年内将延续以肖似的速率增长。”
其他东谈主也本心。Objective Analysis 首席分析师吉姆·汉迪 (Jim Handy) 暗意：“当东谈主们说咱们无法超越这样多层时，这骨子上是莫得物理甘休的。” “在半导体界限，老是有东谈主说咱们作念不到。咱们无法进行 20 纳米以下的光刻。现在，他们正在筹议 1 纳米。三星谈到了 1,000 层。20年后，咱们可能会哄笑咱们也曾以为这依然许多了。”
https://www.techradar.com/pro/samsung-reveals-more-details-about-how-it-plans-to-produce-1000-layer-qlc-nand-chip-that-are-vital-for-a-petabyte-ssd-hafnia-ferroelectrics-identified-as-key-ingredient-to-ramp-layer-count-beyond-1k
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